SystemVerilog и функциональное покрытие. Дорога длиной в 3 часа. Доброго времени суток, дорогие читатели! Некоторые из вас уже знают, что я веду курс лекций в школе синтеза цифровых схем. Запланировано 9 лекций, 8 из которых уже прочитано (ссылки в комментариях). В будущем записи я планирую перенести и в этот канал как альтернативный источник. Но теперь к делу. Делюсь с вами еще не опубликованной и дополненной мной записью лекции по функциональному покрытию. В каждое занятие я стараюсь вкладывать, как бы это патетично не звучало, душу. И эта лекция - не исключение. Почти 3 часа теории и примеров. Начиная с самых азов, и заканчивая тонкостями достаточно высокого уровня. В русскоязычном сегменте подобных открытых материалов я не нашел. В скором времени запись будет опубликована и на YouTube канале школы синтеза. Забирайте себе, изучайте, распространяйте! Буду признателен за замечания и дополнения. Спасибо за ваше внимание! Каждой записью, опубликованной здесь, я буду доказывать, что вы не зря его уделяете.