Arnold Enginegger

Грех было не купить за 3т.р. плату с Artix7 75T, да ещё готовую для подключения к PCIe. Вчера приехала, сегодня уже мигаю светодиодами. 😎 Но не просто мигаю. Мы же за опенсорс, по этому собрано и прошито без участия Vivado. Подробности тут (или альтернативная ссылка)

Из зала подсказали, что есть Xilinx Virtual Cable с поддержкой CH347. Действительно есть, но с этой платой не заработал. Пришлось форкнуть форк и немного пропатчить. Результат тут: https://github.com/punzik/xvcd-ch347

Кроме гитхаба, репозиторий из предыдущего поста выложен в сеть Radicle. Его можно канонически клонировать с помощью Radicle: rad clone rad:z3wqoSbJvXijf4dJ9jbMWD3XGjyPQ Менее канонически - посмотреть через web-интерфейс любого развернутого radicle-explorer. Например: - https://rad.embddr.xyz/nodes/seed.embddr.xyz/rad:z3wqoSbJvXijf4dJ9jbMWD3XGjyPQ - https://app.radicle.xyz/nodes/rosa.radicle.xyz/rad:Az3wqoSbJvXijf4dJ9jbMWD3XGjyPQ И совсем неканонически - клонировать репозиторий git с любого сидер...

Тут в плисочате народ искал прогу, с помощью которой можно было бы сымитировать вывод фигур Лиссажу на осциллограф из RTL симуляции. Я уже делал что-то подобное - выводил из симуляции картинку на виртуальный SPI дисплей, по этому не составило труда допилить код до виртуального осциллографа. Исходники тут, для запуска нужен Racket (кто бы сомневался, правда? 😏)

👍 Отличные новости для FPGA-сообщества: регистрация на конференцию FPGA-Systems 2025 открыта! Это редкая возможность всего за один день: ➡️ прокачать свои знания на глубоких технических докладах, ➡️ найти ответы на сложные вопросы у практикующих экспертов, ➡️ обменяться опытом с коллегами из других компаний. Ждем вас! 🗓 29 ноября 2025 года 🗺 Москва, 2-й Кожуховский пр., д. 29, корп. 6 (МЦК «ЗИЛ»). Участие бесплатно, но количество мест в офлайне не безлимитно. Так что советуем регистрироваться...

Очередная попытка натравить нейросети на генерацию RTL с использованием текстовых спецификаций. Авторы собрали многоступенчатый пайплайн, состоящий из агента-архитектора, который по спецификации пишет черновик с интерфейсами, состояниями и зависимостями, агентов генерации RTL, симуляции, анализа ошибок, агента - исправлятеля ошибок, и агента верификации. Все они в цикле чего-то там анализируют и пишут, пока не останется ошибок и модуль не пройдёт выходную верификацию. Собственно, подобным образо...

Засиделись? Расчехляйте свои Вивады, и разомнитесь на констрейнах! Вождь FPGA-Systems приготовил для вас небольшой челленж: https://fpga-systems.ru/fpga-systems-challenge

Verilator и UVM [8] Support for upstream UVM 2017 in Verilator we are happy to announce that Verilator can now elaborate upstream UVM 2017-1.0 - no patches or workarounds required. holy shi~ они сделали это 😎 #uvm #verilator @positiveslack

Не вынесла душа поэта, купил очередную "отладку" на Али за 3500р (есть чуть дешевле). Но в этот раз всё намного серьёзней, ибо на борту Stratix V GS D5. А это на минуточку 800к триггеров, полторы тысячи DSP блоков (больше трех тысяч умножителей 18x18) и 40Мбит брамок. А ещё там PCIe Gen3 x16, 4GB DDR3, два порта QSFP 40G и восемь(!) светодиодов. Весьма толсто, я считаю. На видео мигаю светодиодами. Возиться не пришлось, поскольку благородные доны давно сделали реверс IO и подготовили тестовые пр...

Итог (начало в предыдущем посте): По скорости написания кода ИИ хорош, но чтобы получить хороший (или даже рабочий) код, нужно очень подробное задание. Настолько подробное, что это может быть 80% работы. В качестве задания может быть обычное ТЗ, спецификация или тесты. Или всё вместе и с планом работы. Но и с этим ИИ может сильно помочь - составление планов и написание спецификаций у него получается очень хорошо. По эффективности очевидно ИИ мне проиграл. Достаточно простой модуль был протестиро...