Основные причины перезапусков FPGA и ASIC-проектов — это логические ошибки в дизайне. От ошибок в дизайне нас спасает верификация. В идеале на одного RTL-дизайнера должно приходиться два верификатора. Но пока не достигнут такой баланс, верификаторов нужно учить. Увы, материалов по верификации в Сети кот наплакал. Тем ценнее свежая статья ребят из YADRO, где разобрали всю функциональную верификацию на этапы и артефакты. А сверху приправили советами по достаточному покрытию, переиспользованию окружения и другими полезными штуками. Прочитать ➡️