AMD 10xxx и размышления о возможном будущем архитектуры Zen6* Сейчас на рынке уже представлены мобильные процессоры линейки Ryzen AI Pro и как любит амд делать - они отрабатывают все свои новшества в ноутбуках. В этом посте мы коротко и на простом языке поговорим на тему развития архитектуры Zen в текущем поколении (переход с Zen5 на Zen6) Начнем немного издалека, на фото 1 у нас райзен на архитектуре Zen4, площадь SOC составляет +-120 мм2. В Zen5 изменения затронули лишь CCD (чиплеты с ядрами). В Zen6 же, скорее всего, площадь будет такая же как и на мобильных процессорах Strix Halo (название архитектуры Ryzen AI Pro) около 307 мм2 (фото 2-3). В теории это даст создать отдельную линейку процессоров с очень мощной встроенной графикой, возможно, это станет новой эрой компактных сборок. На фото 4 представлена структура SOC процессоров Strix Halo, очень много внимания уделено как раз встроенной графике. Но нужно посмотреть в верхнюю часть фотографии и если вы хорошо помните архитектуру Zen4/5 то не заметите блок PHY который был раньше чтобы КП процессора (находящийся в SOC) мог "общаться" с ядрами процессора. В этом и есть огромное отличие Zen6 от Zen5. Была перелопачена архитектура Infinity fabric и доработана путем замены блоков шифрования на запутанные "нити" к CCD (фото 5). Текущий техпроцесс TSMC позволяет делать такое без очень высоких затрат и при этом дает некоторые преимущества о которых поговорим чуть ниже. Если мы сравним CCD Granit Ridge и Strix Halo (фото 6) то мы увидим что ядра и кэш абсолютно идентичны а в нижней их части есть изменения. И опять же мы натыкаемся на отсутствие PHY блоков для работы Infinity fabric. А теперь самое время вернуться к преимуществам метода Sea of wires ("море проводов" если дословно), оно же Next-gen Die-To-Die interconnect 1. Избавление от шифрования данных для передачи по Infinity fabric, а как следствие уменьшение задержек обращения памяти к ядрам 2. Избавление от лишней пары PHY области на каждом CCD и на самом SOC 3. Возможность создания межчиплетной шины (RDL) для обмена данными не через SOC что снижает межъядерные задержки - в архитектурах до Zen6 процессор обращается к процессору через Infinity fabric и сигнал по этой шине идет в "зашифрованном виде". Сигнал кодируется областью PHY в SOC и эта область делается с запасом на 2 CCD. После на самих CCD сигнал поступает и декодируется так же блоком PHY который делается с запасом на второй CCD (фото 7), где красным выделены заблокированные области PHY. Но RDL накладывает свои ограничения на размещение CDD и их кол-во: чиплеты обязательно должны находиться близко друг к другу. Очень интересно как амд будет применять Strix Halo в серверных решениях, думаю там и будут уже заложены основы для Zen7. RDL это очень интересная штука которая заменяет кодировщик/декодировщик в Ryzen. Если очень коротко и на простом языке объяснять то эта штука работает как древо через которое CCD могут взаимодействовать между собой, где на конце веток стоят ядра, а в корнях КП процессора. Ранее же, можно было привести в пример цветочную поляну с пчелами, которые берут данные зашифрованные с одного цветка и тащат на другой. Так же огромный плюс компоновки RDL заключается в том что х3д плитки можно будет ставить прямиком под CCD а не вписывать в него через странные мосты, и тем более это не даст нам вернуться в Zen4 где х3д плитки были над ядрами. + в Strix Halo наша любимая Infinity fabric научилась в два раза больше байт записывать за 1 такт обращения CCD к SOC. А это по ПСП ставит их уже в один ряд с интелами в рабочих задачах, что дает очень очень круто с точки зрения апгрейдоспособности ам5 платформы. Про 12 ядерные чиплеты Мне что-то очень подсказывает что их не будет в Zen6 и что их оставят на Zen7 из-за RDL и его ограничений. Про 2 КП Отвечу в комментариях Для тех кто хочет более глубоко ознакомиться можно тыкнуть сюда #AMD #AM5 #рассуждения #мат_часть